TUGAS PENDAHULUAN 1
PERCOBAAN 1 KONDISI 14
1. Kondisi [Kembali]
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 kondisi 14 dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, B6=0
2. Gambar Rangkaian [Kembali]
.png)
3. Video [Kembali]
4. Prinsip Kerja [Kembali]
Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Flip-flop merupakan pengaplikasian gerbang logika yang bersifat Multivibrator Bistabil. Dikatakan Multibrator Bistabil karena kedua tingkat tegangan keluaran pada Multivibrator tersebut adalah stabil dan hanya akan mengubah situasi tingkat tegangan keluarannya saat dipicu (trigger). Flip-flop mempunyai dua Output (Keluaran) yang salah satu outputnya merupakan komplemen Output yang lain.
Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.
Pada rangkaian J K flip flop, terdapat input J, CLK, K, S, dan R. Dengan keluaran Q dan Q'. Berdasarkan kondisi, nilai dari input S (B1) = 1, J (B2) = 1, CLK (B3) = 1, K (B4) = 0, R (B0) = 1. Prinsip kerja dari J K flip flop sesuai dengan kondisi yaitu pada input S dan R, terdapat bulatan yang menandakan input S dan R hanya menerima tegangan rendah atau aktive low. Pada kondisi input S dan R bernilai 1 sehingga S dan R tidak aktif. Karena tidak aktifnya S dan R, maka nilai output dilihat dari perubahan CLK saat faal time, maka keluarannya menjadi Q = 1, dan Q' = 0.
D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.
Pada rangkaian D flip flop, terdapat input D, CLK, S, dan R. Dengan output Q dan Q'. Berdasarkan kondisi, nilai dari input D (B5) = don't care, CLK (B6) = 0, S = 1, dan R = 1. Karena input S dan R bernilai 1 atau bertegangan tinggi, sedangkan pada rangkaian terdapat bulatan yang menandakan bahwa input S dan R adalah aktive low, sehingga menyebabkan S dan R tidak aktif. Maka untuk keluarannya dilihat dari CLK saat rise time. Maka keluarannya Q = 1, Q' = 0.
5. Link Download [Kembali]
a. Download HTML klik disini
b. Download gambar rangkaian klik disini
c. Download simulasi rangkaian klik disini
d. Download video klik disini
e. Download datasheet logic probe klik disini
f. Download datasheet 7474 klik disini
g. Download datasheet 74LS112 klik disini
h. Download datasheet SPDT klik disini
.png)
Tidak ada komentar:
Posting Komentar