LAPORAN AKHIR 1
PERCOBAAN 1
1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
- Modul D'Lorenzo
- Jumper
- Software rangkaian
.png)
3. Video [Kembali]
4. Analisa [Kembali]
1. Analisa output yang dihasilkan dari tiap-tiap kondisi
Jawab :
Pada percobaan 1 dengan kondisi yang ke 12, yaitu buatlah rangkaian seperti pada gambar percobaan 1 dengan output dibatasi sampai 1011 memiliki output seperti berikut :
Pada rangkaian percobaan 1 terdapat 7 saklar spdt yang dihubungkan dengan flip flop dan beberapa gerbang logika seperti yang terlihat pada gambar rangkaian, serta sesuai dengan kondisi yang mana output dibatasi menjadi 1011. Yang mana 1 paling kanan merupakan LSB, dan 1 paling kiri merupakan MSB.
Pada flip flop pertama, input S dan R menerima tegangan rendah atau logika 0, sehingga kedua input tersebut aktif dan keluaran Q = Q' = 1. Kondisi ini disebut kondisi terlarang karena nilai Q dan Q' nya sama. Output pada flip flop pertama merupakan LSB. Output = 1
Pada flip flop kedua, input S dan R menerima tegangan rendah atau logika 0, sehingga kedua input tersebut aktif dan keluaran Q = Q' = 1. Kondisi ini disebut kondisi terlarang karena nilai Q dan Q' nya sama. Output = 1
Pada flip flop ketiga, input S menerima tegangan tinggi, sehingga S tidak aktif. Sedangkan input R menerima tegangan rendah, sehingga R aktif, maka keluarannya akan direset menjadi 0. Output = 0
Pada flip flop keempat, input S dan R menerima tegangan rendah atau logika 0, sehingga kedua input tersebut aktif dan keluaran Q = Q' = 1. Kondisi ini disebut kondisi terlarang karena nilai Q dan Q' nya sama. Output pada flip flop keempat merupakan MSB. Output = 1
Pada keempat flip flop, input J, K, dan CLK (sinkron) tidak memengaruhi output karena pada keempat flip flop terdapat input S dan R (asinkron) yang aktif yang menyebabkan input sinkron tidak mempengaruhi output.
2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langsung ke flip flop. Bandingkan output yang didapat.
Jawab :
Hasil output akan sama setelah gerbang AND dihapus jika kondisi sebelum gerbang AND dihapus, kaki AND yang terhubung dengan saklar dalam kondisi ON atau logika 1. Hasil output akan berbeda jika kaki AND yang terhubung pada saklar dalam kondisi OFF atau logika 0. Karena jika salah satu kaki AND tetap bernilai 0, maka hasil keluaran gerbang AND akan selalu 0 dan clock tidak berfungsi.
5. Link Download [Kembali]
- Download HTML klik disini
- Download gambar rangkaian klik disini
- Download simulasi rangkaian klik disini
- Download video klik disini
- Download datasheet 74111 klik disini
- Download datasheet SPDT klik disini
.png)
Tidak ada komentar:
Posting Komentar